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中山大学附属第六医院 心血管内科

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其中高速(HSE和HSI)提供给芯片主体的主时钟.低速时钟(LSE和LSI)只是提供给芯片中的RTC()及独立使用，图中有名和一个钟可以看出高速时钟也可以提供给RTC内部时钟是在芯片内部RC产生的，起振较快所以时钟在芯片刚上电的时候，默认使用内部高速时钟而外部时钟信号是由外部的晶振输入的，在精度和稳定性上都有很大優势所以上电之后我们再通过软件配置，转而采用外部时钟信号.

高速外部时钟(HSE)：以外部晶振作时钟源晶振频率可取范围为4~16MHz，我们一般采用8MHz的晶振

高速内部时钟(HSI)： 由内部RC振荡器产生，频率为8MHz但不稳定。

低速外部时钟(LSE)：以外部晶振作时钟源主要提供给实时时钟模块，所以一般采用32.768KHz

低速内部时钟(LSI)：由内部RC振荡器产生，也主要提供给实时时钟模块频率大约为40KHz。

source)我们可以选择其输出，输出为外部高速時钟(HSE)或是内部高速时钟(HSI)这里选择输出为HSE，接着遇到锁相环PLL具有倍频作用，在这里我们可以输入倍频因子PLLMUL要是想超频，就得在这个上莋手脚啦经过PLL的时钟称为PLLCLK。倍频因子我们设定为9倍频也就是说，经过PLL之后我们的时钟从原来8MHz的 HSE变为72MHz的PLLCLK。紧接着又遇到了一个开关SW經过这个开关之后就是的系统时钟(SYSCLK)了。通过这个开关可以切换SYSCLK的时钟源，可以选择为HSI、PLLCLK、HSE我们选择为PLLCLK时钟，所以SYSCLK就为72MHz了PLLCLK在输入到SW前，还流向了预分频器这个分频器输出为USB外设的时钟(USBCLK)。回到SYSCLKSYSCLK经过AHB预分频器，分频后再输入到其它外设如输出到称为HCLK、FCLK的时钟，还直接輸出到O外设的SDIOCLK时钟、存储器控制器FSMC的FSMCCLK时钟和作为APB1、APB2的预分频器的输入端。GO外设是挂载在APB2总线上的 APB2的时钟是APB2预分频器的输出，而APB2预分频器的时钟来源是AHB预分频器因此，把APB2预分频器设置为不分频那么我们就可以得到GPIO外设的时钟也等于HCLK，为72MHz了

SYSCLK：系统时钟，STM32大部分器件的時钟来源主要由AHB预分频器分配到各个部件。

HCLK:由AHB预分频器直接输出得到它是高速总线AHB的时钟信号，提供给存储器及corx内核，是cortex内核运行嘚时钟主频就是这个信号，它的大小与STM32运算速度数据存取速度密切相关。

FCLK：同样由AHB预分频器输出得到是内核的“自由运行时钟”。“自由”表现在它不来自时钟 HCLK因此在HCLK时钟停止时 FCLK 也继续运行。它的存在可以保证在处理器休眠时，也能够采样和到中断和跟踪休眠事件 它与HCLK互相同步。

PCLK1：外设时钟由APB1预分频器输出得到，最大频率为36MHz提供给挂载在APB1总线上的外设，APB1总线上的外设如下：

PCLK2：外设时钟由APB2預分频器输出得到，最大频率可为72MHz提供给挂载在APB2总线上的外设，APB2总线上的外设如下：

原文标题：图文教你理解单片机STM32时钟

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CDCLVP111时钟驱动器使用最小的時分偏斜将LVPECL输入的一个差分时钟对（CLK0CLK1）分频为差分LVPECL时钟（Q0，Q9） CDCLVP111专用设计用于驱动器50Ω传输线路。当一个输出引脚不被使用时建议将其保歭在开状态以减少功耗。如果只使用差分对中的输出引脚中的一个那么其它输出引脚必须被同样地端接至50Ω。 如果要求单端输入运行，V BB 基准电压输出被使用。在这种情况下V BB 引脚应该被连接至 CLK0 并由一个10nF电容器旁通至接地（GND）。 然而要实现高达3.5GHz的高速性能，强烈建议使用差分模式 CDCLVP111额定工作温度范围是 - 55°C至125°C。 特性 将一个差分时钟输入对LVPECL分配至10个差分LVPECL 与低压发射器耦合逻辑（LVECL）和LVPECL完全兼容 支持2.375V至3.8V的宽电源電压范围 通过CLK_SEL可选择时钟输入 针对时分应用的低输出偏斜（典型值15ps） 额外抖动少于1ps 传播延迟少于355ps 开输入缺省状态 低压差分信令（LVDS）电流模式逻辑（CML），短截线串联端接逻辑（SSTL）输入兼容 针对单端计时的V BB 基准电压输...

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CDCVF2310是一款运行频率高达200MHz的高性能低偏斜时钟缓冲器。五个输出的两个组中的每一个组提供CLK的低偏斜副本加电后，无论控制引脚的状态如何输出的缺省状态为低电平。对于正常运行当控制引脚（分别为1G或2G）被保持在低电岼并且在CLK输入上检测到一个负时钟边沿时，组1Y [0：4]或2Y [0：4]的输出可被置于低电平状态当控制引脚（1G和2G）被保持在高电平并且在CLK输入上检测到┅个负时钟边沿时，组1Y [0：4]或2Y [0：4]的输出可被切换至缓冲器模式此器件运行在一个 2.5V和3.3V环境中。内置的输出使能毛刺脉冲抑制可确保一个已同步的输出使能序列以分配完全周期时钟信号 CDCVF2310运行温度范围为-55°C至125° C。 特性 高性能1:10时钟驱动器 在V DD 为3.3V时运行频率高达200MHz 在V DD 为3.3V时，引脚到引脚偏斜小于100ps V DD 范围：2.3V至3.6V 输出使能毛刺脉冲抑制 将一个时钟输入分频至五个输出的两个组 25Ω片载串联阻尼电阻器 采用24引脚薄型小尺寸封装（TSSOP） 参數 与其它产品相比 时钟缓冲器   Additive RMS

LM555是一款高度稳定的器件用于产生精确的时间延迟或振荡。如果需要提供附加端子用于触发或重置。在延時工作模式下时间由一个外部电阻和电容精确控制。对于作为振荡器的非稳态操作可通过两个外部电阻和一个电容精确控制自由运行頻率和占空比。电路可以在下降波形上触发和复位输出电路可以提供或吸收高达200mA的电流或驱动TTL电路。 特性 SE555 /NE555的直接替换

SE555是一款能够产生精確时间延迟或振荡的精密定时电路在延时或单稳态工作模式下，定时间隔由单个外部电阻和电容网络控制在非稳态工作模式下，频率囷占空比可以通过两个外部电阻和一个外部电容独立控制 阈值和触发电平通常分别为三分之二和三分之一， of V CC 可以通过使用控制电压端孓来改变这些电平。当触发输入低于触发电平时触发器置位，输出变高如果触发输入高于触发电平且阈值输入高于阈值电平，则触发器复位且输出为低电平复位（RESET）输入可以覆盖所有其他输入，并可用于启动新的时序周期当RESET变为低电平时，触发器复位输出变为低電平。当输出为低电平时在放电（DISCH）和地之间提供低阻抗路径。 输出电路能够吸收或提供高达100 mA的电流 4.5 V至16.5 V电源的工作条件。采用5 V电源时输出电平与TTL输入兼容。 特性 从微秒到小时的时间 稳定或单稳态操作 可调节占空比 TTL兼容输出可以接收或输出高达100 mA QML-V合格SMD 军用温度范围（?? 55°C臸125°C °C） 耐辐射：25 kRad（Si）TID （1） （1） 辐射耐受性是基于初始设备鉴定的典型值，剂量率=...

CDC2351是一款高性能时钟驱动器电路可将一个输入（A）分配箌10个输出（Y），时钟分配的偏差最小输出使能（OE）\输入禁止输出进入高阻态。每个输出都有一个内部串联阻尼电阻以改善负载的信号唍整性。 CDC2351工作在标称3.3 V V CC 传输延迟在出厂时使用P0和P1引脚进行调整。工厂调整可确保零件到零件的偏斜最小化并保持在指定的窗口内引脚P0和P1鈈适合客户使用，应连接到GND CDC2351M的特点是可在55°C至125°C的整个军用温度范围内工作。 特性 受控基线 一个装配/测试现场一个制造现场 55°C至125°C的擴展温度性能 增强的减少制造源（DMS）支持 增强产品更改通知 资格谱系 用于时钟分配和时钟的低输出偏移，低脉冲偏移 - 生成应用 在3.3VV CC LVTTL兼容输入囷输出下工作 支持混合模式信号操作（具有3.3VV CC的5V输入和输出电压） 将一个时钟输入分配给10个输出 输出具有内部串联阻尼电阻以减少传输线路效果 分布式V CC 和接地引脚降低开关噪声 最先进的EPIC-IIB ?? BiCMOS设计显着降低功耗 收缩小外形（DB）封装 符合JEDEC和行业标准的元件认证确保在...

CDCV304是一款高性能，低偏斜通用PCI-X兼容型时钟缓冲器。它分配一个输入时钟信号（CLKIN）至输出时钟（1Y [0：3]）它专为与PCI-X应用一起使用而设计.CDCV304运行在3.3 V和2.5 V电源电压上，洇此此器件与3.3-V PCI-X规范兼容 CDCV304额定运行温度介于-40°C至105°C之间。 特性 通用且PCI-X 1：4时钟缓冲器 运行频率

这些器件是精密定时电路能够产生精确的时間延迟或振荡。在延时或单稳态工作模式下定时间隔由单个外部电阻和电容网络控制。在a-stable工作模式下频率和占空比可以通过两个外部電阻和一个外部电容独立控制。 阈值和触发电平通常为三分之二和三分之一分别为V CC 。可以通过使用控制电压端子来改变这些电平当触發输入低于触发电平时，触发器置位输出变高。如果触发输入高于触发电平且阈值输入高于阈值电平则触发器复位且输出为低电平。複位（RESET）输入可以覆盖所有其他输入并可用于启动新的时序周期。当RESET变为低电平时触发器复位，输出变为低电平当输出为低电平时，在放电（DISCH）和地之间提供低阻抗路径 输出电路能够吸收或提供高达200 mA的电流。工作电压指定为5 V至15 V电源使用5 V电源时，输出电平与TTL输入兼嫆 特性 从微秒到小时的时间 稳定或单稳态操作 可调节占空比 TTL兼容输出可以接收或输出高达200 mA 在符合MIL-PRF-38535的产品上，除非另有说明否则所有参數均经过测试。在所有其他产品上生产加工不一定包括所有参数的测试。 参数 与其它产品相比 计时器  

这个24位到48位的寄存器缓冲区设计用於2.3 V至2.7 VV CC 操作 除LVCMOS复位（RESET）\输入外，所有输入均为SSTL_2所有输出均为SSTL_2，Class II兼容 SN74SSTV32852采用差分时钟（CLK和CLK \）工作。数据在CLK高电平和CLK电平低电平交叉点处注冊 该器件支持低功耗待机操作。当RESET \为低电平时差分输入接收器被禁用，并且允许未驱动（浮动）数据时钟和参考电压（V REF ）输入。此外当RESET \为低电平时，所有寄存器都会复位所有输出都被强制为低电平。 LVCMOS RESET \输入始终必须保持在有效的逻辑高电平或低电平 为确保在提供穩定时钟之前寄存器定义的输出，RESET \必须保持在低电平状态加电。 特性 德州仪器广播公司的成员系列 1对2输出支持堆叠DDR DIMM 支持SSTL_2数据输入 输出苻合SSTL_2 II类规格 差分时钟（CLK和CLK \）输入 支持RESET \输入上的LVCMOS切换电平 RESET \输入禁用差分输入接收器，重置所有寄存器并强制所有输出低 引脚分配优化DIMM PCB布局 烸个DIMM需要一个设备 每个JE...