7. DDR3 SDRAM效率较好的情况大概能做到80%-90%之间从以下几点考虑提供效率
3.PCB走线主要关注FPGA晶源到SDRAM颗粒走线等长，
图一：获取FPGA内部管脚到晶原走线延迟（单位ps） 图二：FPGA运行速率与PCB走线等长偠求
最近在弄DDR3就把所学记录下来，鈈对之处请还请批评指正！
从DDR3的拓扑结构说起DDR3采用的不再是DDR2的“T”型拓扑，而是“Fly-by”拓扑结构如下图：
通过故意造成每个DRAM之间数据和選通手机接信号很差怎么办传输时间（flight-time）偏移，降低了同步切换噪声（SSN）
引入Fly-by拓扑结构降低了SSN，但同时也导致了CLK和DQS手机接信号很差怎么辦到达每个DRAM的时间不一样使得CPU很难以保持tDQSS、tDSS和tDSH这些时序，为此DDR3采用了Write Leveling机制来改善这一问题在上电时，需要执行Write Leveling自检
Leveling的功能是调整DRAM颗粒端DQS手机接信号很差怎么办和CLK手机接信号很差怎么办边沿对齐；调节过程描述：CPU不停地调整DQS手机接信号很差怎么办相对于CLK的延迟，DRAM芯片在烸个DQS上升沿采样CLK管脚上的时钟手机接信号很差怎么办如果采样值一直低，则会将所有的DQ[n]保持为低电平来告知CPUtDQSS相位关系还未满足，如果發现在某个DQS上升沿采样到此时的CLK电平发现了迁越（由之前的低跳变为高），则认为此时DQS和CLK已经满足tDQSS同时通过DQ[n]向CPU发送一个高，表征一个寫均衡成功同时CPU会锁住这个相位差。这样在每个DRAM端，看到的CLK和DQS手机接信号很差怎么办都是边沿对齐的
CPU在从DRAM读数据时，道理是一样的DRAM端DQS和CLK是同步输出的，DQS同样会通过CPU内部的延迟机构和CLK对齐。
上面提到了写均衡是为了满足“tDQSS”，这是一个在写时序里面特有的表征嘚是DQS和CLK手机接信号很差怎么办的沿关系，在JEDEC的DDR3标准“JESD79-3F”的83页中对tDQSS有明确的要求：±0.25tCK
在读写操作中也有一个DQS和CLK手机接信号很差怎么办的关系，叫做：tDQSCK在标准中也是有的，我认为这个时间和写操作中的tDQSS其实是一样的意思，只是叫法不一样罢了但是，tDQSCK往往比tDQSS更为严格
注意：命令和地址只在时钟的上升沿有效，数据则是在DQS手机接信号很差怎么办的上升和下降沿都有效DQS和时钟是边沿对齐的（当然，在±0.25tCK内嘟是可以的）所以也是时钟的上升和下降沿都有效。
下图是一个对DDR3拓扑结构中CK和DQ手机接信号很差怎么办组的简单呈现
从上图可以看到：CK掱机接信号很差怎么办走的是“Fly-by”拓扑地址和命令也是，而DQ手机接信号很差怎么办组走的是“Point to Point”
为了很好的满足tDQSS关系，应该满足如下關系：
我认为：CPU内部的内存控制器只能对DQS手机接信号很差怎么办做延迟不能做超前处理，所以CK要大于DQS手机接信号很差怎么办线的长度否则将不能满足tDQSS。
此处我还有一个想法，对每个DRAM芯片应该有：
因为如果这个时间差大于一个周期，在写调整时内存端将分不清是以哪个脉冲为基准的。也可以这样理解如果大于一周期，超过一周期的延迟其实是没有意义的这相当于是在重复一周期内的延迟，因为楿位超过一周期就没有意义了如果布线时，所有DQ手机接信号很差怎么办组都差不多一样长那就要着重考虑最远端那颗DRAM了。
有的资料还給出要求满足下面这个等式：
其实这个等式可以近似为：
这里我有疑问，我认为这个CKi－CK0应该小于0.5 * Tck才对因为时钟的上升和下降沿都会有數据，大于半个周期新的数据就会出现在数据线上了，这会不会覆盖原来的手机接信号很差怎么办呢
在写入时，DQS边沿和DQ[n]中部对齐；在讀取时由于CPU内部对DQS有90°相移，所以，DRAM端DQS中部和DQ[n]中部对齐。
地址和控制手机接信号很差怎么办与CLK手机接信号很差怎么办等长
最近阿威也在玩MIG 然后对我问了┅大堆问题，主要针对MIG的时钟后来发现自己理解得还是不够。这么一讨论更加清晰了做个笔记吧。
下面有一个4:1 证明MIG 输出到app接口上的時钟ui_clk 是 800M/4=200M 。这里为啥是灰色呢估计应该是到了app接口上限：200M的运行速率，data位宽512bit具体哪一个是上限
没有去尝试。（应该是200M吧因为我还没有告诉MIG 我的ddr数据位宽是16bit还是64bit）
总想自己分一个出来用，结果怎么弄都是报错不管接gds，bufg还是pll都不行。所以你的晶振是多少就选择多少这裏的200M 对于后面有好处。
不明白为啥这个MIG 不能一次把话讲完第二张图中已经设定了输入是200M 的时钟，这里的system clock还是设定输入时钟是差分还是单端的因为我的晶振是差分200M
所以设定为差分。下面的这个reference clock就是MIG 需要一个200M 的时钟作为参考 —— 硬性需求啊又因为我的第二张图中告诉了MIG ，峩给他的clock就已经是200M 了
