求看眼哪里错误（error10170）在29行武汉附近哪里好玩

来源：蜘蛛抓取(WebSpider) 时间：2014-12-15 15:13 标签： 瑞安附近哪里好玩
帮忙看一下verilog异常原因，谢谢 - 硬件开发
&&&帮忙看一下verilog异常原因，谢谢 帮忙看一下verilog异常原因，谢谢 ，网友分享于：&&&浏览：14次
帮忙看一下verilog错误原因，多谢！#module&ls1(clk,rst_m,fm);
input&//时钟信号50MHZ
input&rst_m;//复位，低电平有效
output&//蜂鸣器&0--响，1--不响
always&@(posedge&clk&or&negedge&rst_m)
if(rst_m)&cnt&&=6'd0;
else&if(cnt&49)&cnt=cnt+1'b1;
else&cat=6'd0;
assign&&fm=(cnt&&=&6'd24)?1'b0:1'b1;
这是程序&编译结果有错误
Warning&(20028):&Parallel&compilation&is&not&licensed&and&has&been&disabled
Error&(10170):&Verilog&HDL&syntax&error&at&ls1.v(1)&near&text&"#";&&expecting&a&description
Error:&Quartus&II&32-bit&Hierarchy&Elaboration&was&unsuccessful.&1&error,&1&warning
Error:&Peak&virtual&memory:&332&megabytes
Error:&Processing&ended:&Sun&Dec&29&12:26:33&2013
Error:&Elapsed&time:&00:00:01
Error:&Total&CPU&time&(on&all&processors):&00:00:01------解决思路----------------------
module&ls1(clk,rst_m,fm);
input&//时钟信号50MHZ
input&rst_m;//复位，低电平有效
output&//蜂鸣器&0--响，1--不响
always&@(posedge&clk&or&negedge&rst_m)
if(rst_m)&cnt&&=6'd0;
else&if(cnt&49)&cnt=cnt+1'b1;
else&cnt=6'd0;
assign&&fm=(cnt&&=&6'd24)?1'b0:1'b1;
------解决思路----------------------module&ls1(clk,rst_m,fm);
input&//时钟信号50MHZ
input&rst_m;//复位，低电平有效
output&//蜂鸣器&0--响，1--不响
always&@(posedge&clk&or&negedge&rst_m)
&if(!rst_m)&cnt&&=&6'd0;
&else&if(cnt&49)&cnt&=cnt+1'b1;
&else&cnt&=6'd0;
assign&&fm=(cnt&&=&6'd24)?1'b0:1'b1;
endmodule------解决思路----------------------1.&“reg(5:0)&”中的()错了，应该为[]。
2.&“cat”是笔误，应为cnt。
以上两个错误Quartus会报错，另外还要注意两点：
1.&if(rst_m)&没有与敏感信号中的negedge&rst_m对应，应该写成if(！rst_m)&或if(rst_m==1'b0).
2.&always中的“=”最好改为“&=”。
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Error (10170): Verilog HDL syntax error at datacut.v(47) near text &dram_ins
我有更好的答案
代码第47行有语法错误，大概在“dram_ins”附近。
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出门在外也不愁Verilog-HDL用quartus2仿真提示错误，求高手给看看，怎么改_百度知道
Verilog-HDL用quartus2仿真提示错误，求高手给看看，怎么改
~define OUT_0 4'b0001
//编译时，将OUT_0转化为4bit的二进制数0001~difine OUT_1 4'b0010
//~difine OUT_2 4'b0100
//~difine OUT_3 4'b1000
//module DEC2_4 (IN,OUT);
//模块名DEC2_4及端口参数定义，范围至endmodule input [1:0]IN;
//输入端口定义，IN为译码器的输入端 output [3:0]OUT;
// //输出端口定义，OUT为译码器的输出端
assign OUT=FUNC_DEC(IN);
//assign语句，实现function函数调用 function [3:0]FUNC_DEC;
//function函数及函数名，至endfunction
input [1:0]IN;
//端口定义
//case语句，至endcase结束
2'b00: FUNC_DEC='OUT_0;
//当IN=0时，FUNC_DEC返回OUT_0
2'b01: FUNC_DEC='OUT_1;
//当IN=1时，FUNC_DEC返回OUT_1
2'b10: FUNC_DEC='OUT_2;
//当IN=2时，FUNC_DEC返回OUT_2
2'b11: FUNC_DEC='OUT_3;
//当IN=3时，FUNC_DEC返回OUT_3
//case语句结束
endfunction
//function函数结束endmodule
/////////////////////////////////////////////////////////////////////////////错误提示为Error (10170): Verilog HDL syntax error at ss.v(41) near text &~&;
expecting an identifier, or &module&, or &macromodule&, or &function&, or &parameter&, or &primitive&, or &real&, or &realtime&, or &reg&, or &specparam&, or &task&, or &time&, or &integer&, or &config&, or &localparam&, or &(*&, or &include&, or &library&
提问者采纳
1、define是这么用吗？没见过这么用的，`difine OUT_3 4'b1000，你点那个键的时候不要按住shift。2、还有尽量不要在module用function，本来就是一个always的事，非得弄上一个fuction，麻烦了。3、define尽量不用，可以用parameter定义。你应该是初学verilog，建议你先多看别人的代码，不要刚开始就自己写，容易形成一个不好的代码风格。多看那些可综合的代码。
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谢谢你耐心的回答
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define的写法错误。`define a 100
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